我可以在我的 VHDL 中使用 Vivado 模块设计时钟频率吗？答案

【问题标题】：Can I use Vivado block design clock frequencies in my VHDL?我可以在我的 VHDL 中使用 Vivado 模块设计时钟频率吗？
【发布时间】：2014-11-18 08:08:34
【问题描述】：

我正在 Vivado 中构建设计，我想知道是否可以在我的 HDL 中使用框图时钟频率。

我想将框图知道并作为 DRC 的一部分传播的 FREQ_HZ 输入到我的自定义 IP 块中（使用 VHDL 通用）。这样我就可以做一些事情，比如设置内部计数以产生微秒级延迟、波特率等。

我可以使用手动自定义参数来做到这一点，但这需要手动维护并且容易出错。

【问题讨论】：

【解决方案1】：

我认为 TCL 可能是您唯一的选择。制作一个作为构建过程的一部分运行的 TCL 脚本，并将 FREQ_HZ 属性复制到您的泛型中。

【讨论】：