修改 verilog 或 vhdl RTL 文件后，vivado 模块设计器未更新模块设计中的 RTL 接口

Question

我发誓 vivado 有一个错误，即在使用“添加模块”将其粘贴到“块设计”中之后，它永远不会刷新对 RTL 文件、verilog 或 vhdl 所做的任何界面更改......

让 Vivado 模块设计器查看对导入“模块设计”的 verilog 或 vhdl 文件的接口所做的文件更改的秘诀是什么？

然后您尝试通过从块设计中删除“rtl 模块”来强制它，但不知何故它仍然被缓存并且看不到它，所以您最终会破坏您的项目并重新设置它，因为 vivado 是这样的POS工具...

所以我的问题是软件中的秘密重置按钮在哪里让它看到“块设计”中的 rtl 界面变化而不会抹掉你的 vivado 项目并重新开始？

您需要选择一些工具命令或菜单项吗？

Answer 1

如果不通过您的所有设置，我看不出有什么问题，所以我能做的最好的就是建议。 （是的，我每天都使用 Vivado）

我没有看到你描述的内容。事实上，只要我保存一个文件，Vivado 就会发现有更改，并告诉我一切都已过时。然后它要我重新运行所有合成、P&R 等。

检查您的设置：
在设置，工具设置，源代码中有一个复选框“将源文件复制到项目中”和“从子目录添加源”这些应该关闭。

我必须承认，在极少数情况下，Vivado 会“感到困惑”。这是在窗口中打开的源文件。如果文件已更改并且有语法错误，它会继续在屏幕上显示旧文件并重新使用（正确的）旧文件。关闭窗口通常会有所帮助。

作为最后的手段，您可以清理 Vivado 工作空间。保留项目 (xpr) 文件！、波形和约束文件，但删除所有目录。您将失去它制作的所有 IP，并且必须重新运行所有综合。但我很少这样做。
如果您有 SDK 项目，请不要这样做，因为您的源文件也位于那里的子目录中！ 但作为一名优秀的程序员，你当然会备份这些内容....

Answer 2

在 IP 集成器中更新 RTL 后刷新它：

在 IP Integrator 中选择 RTL 块，右键单击它并选择“刷新模块”。