在 VHDL 设计中是否推荐使用时钟？答案

【问题标题】：Is clock usage recommended in VHDL design?在 VHDL 设计中是否推荐使用时钟？
【发布时间】：2020-04-09 22:52:48
【问题描述】：

我正在做一个小任务，我必须计算来自两个输入的脉冲。该要求未指定时钟。目前我有一个进程，当任何输入发生变化时触发，然后相应的计数增加。
我的问题是我是否应该为这个设计使用时钟并使过程时钟敏感，然后检查输入是否已更改？在 VHDL 设计中使用时钟是一种好习惯吗？

子问题-我必须双重缓冲输入数据。这是否意味着我必须使用时钟并通过两个触发器传递输入？或者有没有办法在不使用时钟的情况下加倍缓冲数据？

【问题讨论】：

为什么要双缓冲输入数据？
@Harry 数据可能具有元稳定性。因此，为了避免这种情况，作为要求的一部分，我必须对数据进行双重缓冲。
这意味着您必须两次注册信号（使用将用于后续处理的任何时钟）。所以，你的问题的答案是肯定的——你确实需要一个时钟。请注意，您的问题的答案是关于您需要描述的硬件。（实际上与 VHDL 无关，VHDL 只是用来描述硬件的工具）。

【解决方案1】：

可以用VHDL设计异步电路。设计规则与同步设计（使用请求和确认信号）有点不同。

您的需求不是很复杂，可以在没有时钟的情况下设计，但您必须小心记忆元素。特别是如果您使用 FPGA，这些设备不应该异步工作。所以仔细看看合成器的结果。

（如果是学校作业，请使用时钟；）在数字设计中，时钟使用是默认情况。异步逻辑是一个高级概念）

【讨论】：