【芯片验证学习纪实】System Verilog语法（3）
继学习了FPGA设计之后，学习IC验证也有一段时间了，学习过程中参考了很多互联网上的优秀资源，在此感谢各位前辈们的无私分享！现在，利用闲暇之余将对自己整个学习过程做个简单的回顾和总结。
首先，在system verilog学习中用到的参考书是绿皮书《system verilog验证——测试平台编写指南》（第二版）。另在回顾时翻阅了相关总结：
https://blog.csdn.net/qq_31935691/article/details/54982105
那么，开始吧。
十二、连接设计和测试平台
验证设计的几个步骤：生成输入激励，捕获输出响应，决定对错和衡量进度
测试平台-设计环境： 这里写图片描述
1、 使用接口将所有信号捆绑起来
例：
在test中使用接口：其中arbif越短越好
例：
在top中使用接口：
例：
2、 使用modport将接口中的信号分组
例：
3、 使用时钟块控制同步信号的时序
一个接口可以包含多个时钟块，每个时钟块对应一个时钟域。还可以在时钟块中使用default语句指定时钟偏移。
例：
4、 接口中的logic和wire对比
在接口中使用过程赋值语句驱动一个异步信号，那么该信号必须是logic类型的。Wire类型变量只能被连续赋值语句驱动。
例：如何驱动接口中的logic和wire信号
5、 时钟延时的两种表示方法：
10；addr=8’h42;
Repeat（2）@arbif.cb;
6、 通过时钟块驱动接口信号：
例：
7、 接口中的双向信号：
例：
8、 时钟发生器：不能把时钟发生器放在程序块中
正确时钟发生器，例：
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