1:ANSI_style port lists

   verilog学习(3)verilog-2001新增语法

2:module port parameter list

  verilog学习(3)verilog-2001新增语法

  使用:adder #(63,0)udder(...);

3:常数函数

  verilog学习(3)verilog-2001新增语法

4:敏感列表(or可以用逗号代替)

  verilog学习(3)verilog-2001新增语法

5:combination logic sensitivity list

  verilog学习(3)verilog-2001新增语法

  但不推荐新的写法,code可读性比较差,使用逗号比较合适。

6:vector part select,增加位宽选择

  verilog学习(3)verilog-2001新增语法

7: 多维数组

  verilog学习(3)verilog-2001新增语法

  2001支持二维数组。

8:array of net and real

  verilog学习(3)verilog-2001新增语法

9:幂方**

  verilog学习(3)verilog-2001新增语法

10:parameter可以有size

  verilog学习(3)verilog-2001新增语法

11:fixed local parameter

  verilog学习(3)verilog-2001新增语法

  只在内部可见

 12:generator

  循环产生大数据量,instance of procedures,tasks,functions,variables etc。

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