【芯片验证学习纪实】System Verilog语法（4）
继学习了FPGA设计之后，学习IC验证也有一段时间了，学习过程中参考了很多互联网上的优秀资源，在此感谢各位前辈们的无私分享！现在，利用闲暇之余将对自己整个学习过程做个简单的回顾和总结。
首先，在system verilog学习中用到的参考书是绿皮书《system verilog验证——测试平台编写指南》（第二版）。另在回顾时翻阅了相关总结：
https://blog.csdn.net/qq_31935691/article/details/54982105
那么，开始吧。
十三：systemverilog断言（SVA）
1、 立即断言：检测设计或者测试模块中信号的正确性
例：检测grant信号的正确性
如果正确产生grant信号，则继续执行，若不符合期望值，则报错。报错信息如下：
2、 定制断言行为：如果想改变默认的消息，可以添加自己的输出信息。
Systemverilog有4个输出消息的函数：info,warning,error和fatal
例：
报错信息如下：
3、 并发断言：你可以认为它是一个连续运行的模块，为整个仿真过程检查信号的值。
例：