Altera Quartus II“错误（12061）：无法综合当前设计——顶层分区不包含任何逻辑”答案

【问题标题】：Altera Quartus II "Error (12061): Can't synthesize current design -- Top partition does not contain any logic"Altera Quartus II“错误（12061）：无法综合当前设计——顶层分区不包含任何逻辑”
【发布时间】：2016-09-20 20:15:38
【问题描述】：

我最近开始使用 FPGA，并一直在尝试启动和运行基本的 VHDL 程序。我的代码旨在从 10 个开关中获取输入并将它们映射到我的开发板上的 10 个 LED 输出，但是当我尝试运行分析/综合时，我得到了标题中的错误。通过运行“分析当前文件”单独分析文件不会产生错误。 here 发布了类似的帖子，但那里的解决方案对我没有帮助。我的项目中只有一个文件，并且我确定它已被指定为顶级实体。

library IEEE; use IEEE.STD_LOGIC_1164.all;

entity sw_to_led is port(
    SW: in bit_vector(9 downto 0);
    LED: out bit_vector(9 downto 0));
    end sw_to_led;

architecture behavior of sw_to_led is
    begin
        LED <= SW after 5ns;
    end behavior;

【问题讨论】：

标签： vhdl intel-fpga quartus

【解决方案1】：

我认为顶级文件必须与指定的“顶级设计实体”具有相同的名称，而不是实体本身。我学会了阅读并更改实际实体的名称以匹配指定的名称，它解决了问题。

【讨论】：

【解决方案2】：

1）vhdl文件的名称是否与实体名称sw_to_led.vhd相同？
2）您的设计中是否已经存在分区？如果是，您可以尝试在“新建项目向导”的帮助下创建一个新的 Quartus-Project 并仅添加文件sw_to_led.vhd。

顺便说一句，after 5ns 是不可合成的。它应该只在模拟中使用。但对于 Quartus 来说，这不是错误。

【讨论】：