Quartus II - Verilog 触发器 ModelSim 错误答案

【问题标题】：Quartus II - Verilog Flip Flop ModelSim ErrorQuartus II - Verilog 触发器 ModelSim 错误
【发布时间】：2014-01-07 03:53:54
【问题描述】：

我正在用 verilog 编写一个简单的触发器模块，我正在尝试编写一个顶级模块来实例化我的触发器模块并在 ModelSim 中对其进行仿真。

下面是我的代码，

module flipflop(clck,D,Q);
  input  clck,D;
  output Q;

  wire R,S,S_g,R_g,Qa,Qb;

  assign R = ~D;
  assign S = D;

  nand(S_g,S,clck);
  nand(R_g,R,clck);
  nand(Qa,S_g,Qb);
  nand(Qb,R_g,Qa);

  assign Q = Qa;
endmodule

module TopLevel();
  reg  clck;
  reg  Q;
  wire D;

  flipflop p1(clck,D,Q);

  always begin
    #5 clck <=1;
    #5 clck <=0;
  end
endmodule

当我编译这段代码时它运行良好，但是当我尝试模拟它时，我得到以下错误：

# ** Error: (vsim-3053) C:/altera/13.1/FlipFlopsProjects/flipflop.v(30): Illegal output or inout port connection for "port 'Q'".

有什么想法或想法吗？

【问题讨论】：

标签： hardware verilog hdl intel-fpga quartus

【解决方案1】：

错误是在顶级模块的输入声明中......它们需要是电线，而不是 regs

【讨论】：

【解决方案2】：

在顶部模块中，Q 需要是 regs，D 需要是线。

【讨论】：