|-> systemverilog 中的含义

【问题标题】：|-> meaning in systemverilog|-> systemverilog 中的含义
【发布时间】：2020-08-07 04:00:11
【问题描述】：

|-> 在 systemverilog 中是什么意思？

例如：

$fell(clkreq_hold) |-> ##1 $past(clkreq)

|-> 和 -> 有什么区别？

【问题讨论】：

标签： system-verilog

【解决方案1】：

-> 是逻辑蕴涵运算符（参见 11.4.7 逻辑运算符）A->B 等效于布尔表达式 !A || B。

|-> 是用于重叠蕴涵的属性运算符。（参见 SystemVerilog IEEE 1800-2017 LRM 中的第 16.12.7 节）sA |->pB 在序列sA 成功的时钟周期内，开始尝试查看属性pB 是否成功。当 sA 和 pB 都是简单的布尔表达式时，它们看起来好像具有相同的功能。除非，当 sA 为假时，暗示被认为是空洞的成功。（不计入传球成功次数）

【讨论】：