如何将 vhdl 模块包含到 systemverilog 文件中答案

【问题标题】：How to include vhdl modules to systemverilog file如何将 vhdl 模块包含到 systemverilog 文件中
【发布时间】：2019-07-23 19:05:25
【问题描述】：

我正在尝试在 vivado 的 systemverilog 项目中使用两个 vhdl 模块。（在同一个项目中）

我在开始时尝试使用 include 关键字，这没有给我任何错误，但综合失败，这是错误

[Synth 8-2715] 附近的语法错误 -- ["C:/Users/Batuhan/Desktop/fpga_VHDL_uart/Sonar_FPGA-master/src/MCU_UART_RX.vhd":1]

它显示的行是vhdl文件的第一行

-----------------------------------------------------------------------------

所以我想知道包含其他模块的正确方法是什么

【问题讨论】：

您不能只在 SystemVerilog 文件中“包含”一个 VHDL 文件。您需要将两者编译成与语言无关的对象，然后以某种方式组合它们。
你能解释一下吗？关于如何将两者编译成独立的对象。

标签： vhdl verilog system-verilog vivado

【解决方案1】：

只需实例化它们。根据您的错误消息，我假设您想将 MCU_UART_RX 模块添加到您的测试平台。所以如果你有一个模块Foo

entity Foo is
    Port ( Clk     : in STD_LOGIC;
           DataIn  : in STD_LOGIC;
           DataOut : out STD_LOGIC
           );
end Foo;

您可以通过编写将此模块添加到您的 System Verilog 测试平台中

bit SimulationClock;
bit SimulationDataIn;
bit SimulationDataOut;

Foo DUT(
    .Clk(SimulationClock),
    .DataIn(SimulationDataIn),
    .DataOut(SimulationDataOut)
);

终于变成了这个样子

【讨论】：

我猜你的意思是.DataOut 在第三个端口。
是的。对不起那个错字。我修好了。