uvm 中 systemverilog 中的事件控制“@”在分配后定义答案

【问题标题】：event control "@" in systemverilog in uvm defined AFTER assignmentsuvm 中 systemverilog 中的事件控制“@”在分配后定义
【发布时间】：2019-10-19 23:06:39
【问题描述】：

我正在尝试理解“verificationguide.com”UVM env 示例中定义的 UVM 驱动程序代码：https://www.edaplayground.com/x/5r89

在 mem_driver.sv 文件的 drive() 任务中，可以找到以下代码： if(req.wr_en) begin // 写操作 DRIV_IF.wr_en <= req.wr_en;DRIV_IF.wdata

事件控制如何@(posedge vif.DRIVER.clk);在事件被控制之后写的行？在这种情况下，帮助我了解开发人员的意图吗？

【问题讨论】：

标签： system-verilog uvm

【解决方案1】：

它可以确保wr_en 在下一个请求的事务之前至少保持一个时钟周期处于活动状态。否则下一笔交易将立即将其设置回 0。

【讨论】：