我的设计使用 Xilinx FPGA。
综合报告显示以下结果：
Timing Summary:
---------------
Speed Grade: -3
Minimum period: No path found
Minimum input arrival time before clock: 1.903ns
Maximum output required time after clock: 150.906ns
Maximum combinational path delay: 97.819ns
不知道应该用150.906 ns还是97.819 ns来计算throught。
什么是最大时钟延迟？
【问题讨论】：
标签： fpga timing xilinx xilinx-ise
我以前从未听说过关于电路时序的“通过”这个词，但也许我的解释会给你正确的提示。
首先，最大时钟延迟可以在布局布线后的静态时序报告中找到。但是，这个数字几乎没有意义，因为还必须考虑到任何输入或任何输出的最大数据延迟。结果已由综合报告提供。请注意，本报告仅提供估计结果。实际结果只能从静态时序报告中获得。
如果您寻找最大时钟频率（最小时钟周期的倒数），那么您的综合报告指出，您的设计不包括由同一时钟驱动的从一个 FF 到另一个 FF 的路径（“最小周期：找不到路径”)。
如果您想与 PCB 上的另一个 IC 同步通信，那么其他 3 个数字是相关的。例如，“时钟后所需的最大输出时间”行指出，所有输出信号在时钟信号在输入引脚处切换后 151 ns 有效（上升沿或下降沿取决于您的设计）。如果这些输出中的任何一个驱动另一个 IC 的输入，并且该 IC 由相同的时钟源驱动，那么您必须添加该第二个 IC 的“最小输入到达时间”（在其数据表中找到）。例如，如果这个时间是 49 ns，那么您共享时钟的最小周期将是（您的）151 ns + 49 ns = 200 ns，即 5 MHz。
同样适用于您的 FPGA 设计的“时钟前的最小输入到达时间”，它必须添加到驱动 IC 的“最大输出所需时间”中。例如，如果这个时间是 31 ns，那么您的共享时钟的最小周期将是 31 ns +（您的）2 ns = 33 ns，即 30 MHz。
同样，“最大组合路径延迟”必须添加到驱动您的输入的 IC 的“最大输出所需时间”加上您的 FPGA 驱动的 IC 的“最小输入到达时间”。给定上面相同的示例图，那么共享时钟的最小周期为 31 ns + (your) 98 ns + 49 ns = 178 ns，即 5.6 MHz。
更多细节在Xilinx Timing Constraint User Guide 中解释。上面，我解释了系统同步模式。
Vivado Design Suite User Guide - Using Constraints 中给出了 Xilinx Vivado 的更简洁的表示。
网上也有早前的this presentation，但是找不到源PDF了。
【讨论】：