Xilinx ISE - 最大频率答案

【问题标题】：Xilinx ISE - Maximum frequencyXilinx ISE - 最大频率
【发布时间】：2014-09-12 21:51:49
【问题描述】：

我正在尝试在 ISE 中为 Spartan 6 合成任何简单项目。当我将时钟向导用于 f = 40 MHz（100Mhz 外部振荡器）的 clk 发生器时，XST 说：

时间总结：

速度等级：-3

最小周期：9.482ns（最大频率：105.458MHz）时钟前最小输入到达时间：2.623ns 时钟后最大输出所需时间：3.597ns 最大组合路径延迟：5.194ns

好的，但是当我将核心发生器中的 clk 频率更改为 100MHz 时，响应是最大频率约为 47MHz ...

怎么了？确定最大频率的正确方法是什么？

【问题讨论】：

【解决方案1】：

所报告的合成最大频率只是基于扇出、LUT 级别、i/o 缓冲区等的粗略估计......

真正的时序分析是在Place & Route之后完成的。

我有一个项目已经利用了综合时序约束（附加 xcf 文件），XST 报告 f_max = 82 MHz。在 P&R 之后，设计达到 152 MHz :)

【讨论】：