【发布时间】：2015-06-01 06:53:39
【问题描述】：
在我正在使用的 ZYBO 板的reference manual 中，它通知我最多可以使用四个时钟。但是，当我浏览 UCF 文件时，我只能找到其中一个。
考虑到 ISE 工具可能知道它在哪里，我使用时序分析器尝试让系统生成我可以使用的引脚 LOC，但这是失败的。
然后我有了使用 PlanAhead 工具尝试查看这些工具是否会再次生成具有所需时钟引脚位置的 UCF 文件的想法。这又失败了。
我误解了手册吗？我只能使用一个时钟引脚吗？
这里是有问题的摘录（12 个时钟源）：
ZYBO 提供 Zynq PS_CLK 输入的 50 MHz 时钟，用于生成 每个 PS 子系统的时钟。 50 MHz的输入允许 处理器运行在 650 MHz 的最大频率和 DDR3 内存控制器以最高 525 MHz (1050 Mbps) 运行。这 ZYBO Base System Design 配置 PS 以使其正常工作 输入时钟，并应在创建自定义时用作参考 设计。
PS 有一个专用的 PLL，能够生成多达四个参考 时钟，每个都有可设置的频率，可用于时钟 在 PL 中实现的自定义逻辑。此外，ZYBO 提供了一个 外部 125 MHz 参考时钟直接连接到 PL 的引脚 L16。这 外部参考时钟允许 PL 完全用于 依赖于 PS，这对于简单的应用程序很有用 不需要处理器。
Zynq-Z7010 的 PL 还包括两个 MMCM 和两个 PLL 可用于生成具有精确频率和相位的时钟 关系。四个 PS 参考时钟中的任何一个或 125 MHz 外部参考时钟可用作 MMCM 的输入和 锁相环。有关 Zynq PL 功能的完整描述 时钟资源，请参阅“7 系列 FPGA 时钟资源 用户指南”可从 Xilinx 获得。
图 13 概述了 ZYBO 上使用的时钟方案。请注意，来自以太网的参考时钟输出 PHY 用作 PL 的 125 MHz 参考时钟，以降低包含专用振荡器的成本 这个目的。请记住，当以太网 PHY (IC1) 保持在硬件复位状态时，CLK125 将被禁用 将 PHYRSTB 信号驱动为低电平。
【问题讨论】：
标签： clock timing xilinx-ise