我在 Quartus (Altera) 中的 FPGA 设计的最大频率答案

【问题标题】：Maximum frequency of my FPGA design in Quartus (Altera)我在 Quartus (Altera) 中的 FPGA 设计的最大频率
【发布时间】：2016-07-03 12:52:14
【问题描述】：

有人告诉我，在编译过程中，已编译设计的最大频率是估计的，并且可以在日志中的某处查看 - 我的问题是，我找不到它。知道它在 Quartus 13.0 中的位置吗？截图会很棒，在此先感谢您的帮助。

【问题讨论】：

【解决方案1】：

您可以在 Time Quest Timing Analyzer 的报告中查看（您的设计的）最大频率：

编辑：顺便说一句，如果您不想使用 GUI，您也可以检查日志文件中的最大频率。在 TimeQuest Timing Analyzer 报告中检查您的综合结果：unitname.sta.rpt

【讨论】：

我想我找到了，但看起来我做错了什么 - i.imgur.com/wj6YMFF.png。我假设我应该以某种方式告诉 Quartus，哪条线路是我的时钟？我在哪里可以这样做？
你能告诉我你的严重警告和警告吗？也许他们会提示您为什么没有得到计时结果。
这不只是表明设计可以在设计人员指定的时钟速度下运行（在 SDC 文件中）吗？如果您给它一个更高的时钟速度约束，设计可以运行得更快，因为 Quartus 将继续尝试针对指定的时钟速度对其进行优化。那么你是否只需要不断增加这个时钟速度限制来找出我的电路的绝对最大频率？