在 FPGA 上生成频率

Question

我希望从我的 FPGA 生成一个小信号。我想通过我板上的立体声输出它。后者将充当简单的 DAC。下面是一个简单的 Verilog 程序，它应该会发出哔声，但不会。

module music(clk, speaker);

input clk;
output speaker;

// Binary counter, 16-bits wide
reg [15:0] counter;

 initial 
    begin
    counter = 0;
    end

always @(posedge clk) counter <= counter+1;

// Use the most significant bit (MSB) of the counter to drive the speaker
assign speaker = counter[15];
endmodule

最终我想通过立体声输出输出一个非常低频的正弦波。 有没有关于如何做到这一点的示例代码......有什么想法吗？我正在使用 DE2i-150 板。谢谢！

Answer 1

我会使用异步重置来初始化计数器：

module music(clk, _reset, speaker);

input clk, _reset;
output speaker;

// Binary counter, 16-bits wide
reg [15:0] counter;

always @(posedge clk or negedge _reset) 
    if (_reset == 1'b0)
        counter <= 'b0;
    else 
        counter <= counter + 1;

// Use the most significant bit (MSB) of the counter to drive the speaker
assign speaker = counter[15];

endmodule

edaplayground 上的测试平台。

您可以使用时钟频率和计数器的上限来获得您想要的频率，即，而不是使用最高有效位，只需编写：

if (counter == UPPER_LIMIT) begin speaker = ~speaker; counter <=0; end

这只会产生方波。为了生成正弦波，一种简单的方法是创建一个查找表。 See this.