【发布时间】：2020-01-21 07:26:15
【问题描述】：
出于好奇，他们的标准是否对 Verilog 模块或 VHDL 实体中的最大 端口数 有限制？
【问题讨论】：
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在 VHDL 语言中，端口数量没有限制。目标器件或综合工具可能存在限制。您的问题听起来像XY problem，也许您可以描述您正在尝试做的事情，您有一个顾虑。
【发布时间】：2020-01-21 07:26:15
【问题描述】：
SystemVerilog LRM 在 23.2.2 端口声明中说
实现可能会限制模块中的最大端口数 定义，但限制应至少为 256。
Verilog LRM 在 12.3.3 端口声明中说了同样的话。
实际上，除非您使用某种代码生成器（或者您喜欢打字很多），否则您不太可能超过此限制。
【讨论】：