【发布时间】:2013-12-04 20:58:18
【问题描述】:
我几乎成功地实现了 n 位加减法器。它工作正常,除了一件事。
无符号减法后进位不符合我的预期。
Here 在第 11 页上是我构建的电路。在我看来,我以正确的方式构建它。它是一个 4 位加法器/减法器。
所以要了解我对无符号进位的困扰,让我们计算一下无符号的 1111 - 1111。那么 15 - 15 是 0,所以应该是 0000。什么是无符号进位?
输入:
a <= "1111";
b <= "1111";
s <= '1';
s 唯一做的就是构建 b 的 2 补码。让我们去做吧。
b = 1111
1'st complement
b = 0000
2's complement
b = 0001
现在我们可以执行 1111 + 0001 的加法。
1111
0001
=====
10000
这就是我的(思想)问题。进位(第 5 位)为 1。我计算出 15-15 = 0 带有溢出进位,我完全不明白。
另一方面,我可以计算 1110 - 1111 (14-15) 应该是 -1,它不能用无符号数字表示。所以在这里我会期待一个溢出位。
b = 1111
2's complement => 0001
1110
0001
=====
01111
所以它告诉我 14-15 是 15(这并不奇怪)但溢出标志设置为 0。
是我误解了减法溢出位,还是缺少unsigned_cout xor sub?
我的 VHDL 代码:
--全加器
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity fad is
port(
a,b,cin : in std_logic;
o, cout: out std_logic);
end fad;
architecture behavior of fad is
begin
o <= a xor b xor cin;
cout <= (a and b)or (cin and (a xor b));
end behavior;
--加减法
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity add_sub is
generic(N : natural := 4);
port(
a, b : in std_logic_vector(N-1 downto 0);
sub : in std_logic;
o : out std_logic_vector(N-1 downto 0);
scout, ucout : out std_logic);
end add_sub;
architecture behavior of add_sub is
signal carries : std_logic_vector(N downto 0);
signal bXorSub : std_logic_vector(N-1 downto 0);
component fad is
port( a, b, cin : in std_logic;
o, cout : out std_logic
);
end component;
begin
carries(0) <= sub;
subtraction: for i in 0 to N-1 generate
bXorSub(i) <= b(i) xor sub;
end generate subtraction;
RCA: for i in 0 to N-1 generate
fadN: fad port map(
a => a(i),
b => bXorSub(i),
cin => carries(i),
o => o(i),
cout => carries(i+1));
end generate RCA;
ucout <= carries(N);
scout <= carries(N) xor carries(N-1);
end behavior;
【问题讨论】:
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标签: logic vhdl addition subtraction