【问题标题】:4-bit adder-subtractor logic4 位加减法逻辑
【发布时间】:2013-12-04 20:58:18
【问题描述】:

我几乎成功地实现了 n 位加减法器。它工作正常,除了一件事。

无符号减法后进位不符合我的预期。

Here 在第 11 页上是我构建的电路。在我看来,我以正确的方式构建它。它是一个 4 位加法器/减法器。

所以要了解我对无符号进位的困扰,让我们计算一下无符号的 1111 - 1111。那么 15 - 15 是 0,所以应该是 0000。什么是无符号进位?

输入:

a <= "1111";
b <= "1111";
s <= '1';

s 唯一做的就是构建 b 的 2 补码。让我们去做吧。

b = 1111
1'st complement
b = 0000
2's complement
b = 0001

现在我们可以执行 1111 + 0001 的加法。

 1111
 0001
=====
10000

这就是我的(思想)问题。进位(第 5 位)为 1。我计算出 15-15 = 0 带有溢出进位,我完全不明白。

另一方面,我可以计算 1110 - 1111 (14-15) 应该是 -1,它不能用无符号数字表示。所以在这里我会期待一个溢出位。

b = 1111
2's complement => 0001

 1110
 0001
=====
01111

所以它告诉我 14-15 是 15(这并不奇怪)但溢出标志设置为 0。

是我误解了减法溢出位,还是缺少unsigned_cout xor sub

我的 VHDL 代码:


--全加器

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity fad is
    port(
        a,b,cin : in std_logic;
        o, cout: out std_logic);
end fad;



architecture behavior of fad is
begin
    o <= a xor b xor cin;
    cout <= (a and b)or (cin and (a xor b));
end behavior;

--加减法

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity add_sub is
    generic(N : natural := 4);
    port(
        a, b : in std_logic_vector(N-1 downto 0);
        sub : in std_logic;
        o : out std_logic_vector(N-1 downto 0);
        scout, ucout : out std_logic);

end add_sub;

architecture behavior of add_sub is
    signal carries : std_logic_vector(N downto 0);
    signal bXorSub : std_logic_vector(N-1 downto 0);
    component fad is
        port( a, b, cin : in std_logic;
                o, cout : out std_logic
        );
    end component;
begin
    carries(0) <= sub;
    subtraction: for i in 0 to N-1 generate
        bXorSub(i) <= b(i) xor sub; 
    end generate subtraction;

    RCA: for i in 0 to N-1 generate
        fadN: fad port map( 
            a => a(i), 
            b => bXorSub(i), 
            cin => carries(i),
            o => o(i), 
            cout => carries(i+1));
    end generate RCA;
    ucout <= carries(N);
    scout <= carries(N) xor carries(N-1);
end behavior;

【问题讨论】:

  • 欢迎来到 SO!你有任何代码吗?您已经将这个描述保持得很抽象,但是您的最后一句话暗示您已经有一些编程代码完成了大部分工作。如果您可以在您的问题中分享它,它将帮助我们回答您的问题。

标签: logic vhdl addition subtraction


【解决方案1】:

好的,我睡了,现在一切都清楚了;-)

unsigned 减法之后,进位必须为“1”,否则会溢出,原因如下。

波纹进位加法器由更多(这里是 4 个)全加器组成。所以我们从来没有真正减去。但是在 signed 加法中,我们可以计算例如 4 + (-1)

使用 unsigned 数字我不能代表负数。所以事实上,我根本无法计算4 - 1。我没有减法器,也不能表示负数。

那么我该如何执行这样的操作。因为它显然有效。 4 - 1 = 3 (0100 - 0001 = 0011)。

只有一个加法器来减少一个无符号数的唯一方法是溢出它。事实上,我们不能表示所有正数是解决方案(4 位是 unsigned 最大 15)。

例如,我们用 4 位 无符号 数字计算 15 - 15。 15 - 15 是 0。那么我们在“1111”上添加什么来得到“0000”?只是一个“0001”,它是 15 的二进制补码。我们记住:

2's complement = invert the number and add 1
"1111" => "0000"
"0000" + "0001" = "0001".

然后我们将这个数字添加到我们的 15 上。

 1111
 0001
=====
10000

在那里,你可以看到(右)溢出。

如果计算正确,无符号减法的最后一个进位必须设置为“1”。否则,如果是'0',减去的数应该是负数,无符号数不能表示。

【讨论】:

  • 我花了更长的时间才承认阅读并完全掌握它。很好地解释了这一点,感谢您在弄清楚时花时间解释它。有符号与无符号的减法和加法让很多人感到困惑,每次我这样做时都需要小心。我实际上在我的网页上写了一个签名与未签名的教程:nandland.com/vhdl/examples/example-signed-unsigned.html。我需要重新阅读我的示例,看看我自己的示例是否正确涵盖了您的发现...
  • 我认为您的示例是如此不同,因为您专门查看进位位,而我通常不关心。这些工具只是为我处理这些东西:)
  • 嗯,我的目标是实现一个 mips 处理器,但这需要很长时间。这是我在做项目中学习。我的第一个里程碑是铝。但首先我需要那些组件(加法器、移位器、比较器等)。我可以使用图书馆解决方案,但这不是我的目标。我真的很想深入了解和了解它。如您所见,一些问题会出现,通常没人问。
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