如何用verilog来实现编码器

运用verilog HDL来设计一个3位二进制优先编码器

##需要先了解3位二进制编码器的功能；
##运用always语句，if语句来进行逻辑功能的描述。

关于always语句的一些内容：

事件语序控制：

关于if语句：

直接上真值表：一目了然…

verilog实现：在Verilog中，’‘只包括该模块中的所有型号，没在该模块中出现的信号不包含于’’

测试集：

以上只是简单的关于的verilog的内容来实现3位二进制优先编码器。