1、Verilog较为适合系统级（System）、算法级（Alogrithem ）、寄存器传输级(RTL)、逻辑级(Logic)、门级(Gate)和电路开关级(Switch)的设计，而VHDL则适合特大型（千万门级以上）系统设计。
2、采用Verilog设计的最大优点就是其工艺无关性。
3、软核，硬核，固核的概念及其重用。
4、Verilog的自顶向下的设计流程
5、Verilog抽象级别及其对应的模型
6、Verilog重要是基本概念：并行性，层次结构性，可综合性，测试平台（testbench）
7、Verilog语法基础
8、Verilog要点
9、数据类型及其常量变量
9.1 常数表示：
9.2 参数（parameter）型
9.3 变量
网络数据类型
wire数据类型
reg类型：
memory型：
10 运算符
10.1 移位运算符
10.2 拼接运算符
10.3 缩减运算符
10.4 运算符优先级
11 Verilog关键字