尝试在 Verilog 中闪烁 LED答案

【问题标题】：Trying to blink LED in Verilog尝试在 Verilog 中闪烁 LED
【发布时间】：2022-03-24 18:04:05
【问题描述】：

我有一个时钟频率为 50Mhz 的 CPLD。

这是我的代码：

module FirstProject(clk, LED);
  output LED;
  input  clk;

  reg [32:0] count1;
  reg        LEDstatus;


  assign LED = LEDstatus;

  always @ (posedge clk) begin
    if (count1 < 10000000) begin
      LEDstatus <= 0;
    end
    else begin
      LEDstatus <= 1;
    end
    count1 <= count1 +1;
  end

endmodule

我不知道为什么这不起作用。它部署在CPLD上，但灯总是亮的

此代码适用于我的 cpld，具有完全相同的引脚分配和时序约束

http://www.fpga4fun.com/Opto2.html

【问题讨论】：

指定“不起作用”。不能合成代码？ LED 不闪烁？
这里的计数是 33 位宽，默认情况下 10000000 是十进制而不是中间点，因此您不会有 50/50 的开关比。

标签： verilog timing intel-fpga

【解决方案1】：

时钟频率为 50MHz，开关循环为 2**33-1 (8589934591) 个周期。

1/Hz = seconds
slowdown factor * 1/Hz = seconds to complete loop

这意味着 LED 正在尝试闪烁：

(8589934591 / 50000000) = 171s, slower than 1Hz

任何超过 25Hz 的东西都不会被感知，但这不是这里的问题。

当计数在 0 到 10000000 之间时，灯应该关闭：

10000000 / 50000000 = 0.2 Seconds

关闭时间为 0.2 秒，开启时间约为 170 秒。这个比率很可能很难观察到。切换到 50/50 的开/关比和更快的观察速度会更容易。

我建议将 count1 设为 24 位宽，并将输出基于 count1 的 MSB；

reg [23:0] count1; 

always @(posedge clk) begin
  LEDstatus <= count1[23];
  count1    <= count1 + 1;
end

【讨论】：

每个 total 周期 LED 仅熄灭 1 20ns 滴答声

【解决方案2】：

您关闭 LED 的时间为 0.025%，因此您最好不要让它闪烁。

您可能希望在计数达到 20000000 时将其重置为零，以便每次打开和关闭一半的时间。或者当它达到 1000000 时切换状态 -

if (count1 == 33'd1000000) begin
  LEDstatus <= !LEDstatus;
end

【讨论】：