用 Yosys 合成 verilog答案

【问题标题】：Synthesis verilog with Yosys用 Yosys 合成 verilog
【发布时间】：2019-05-30 02:26:31
【问题描述】：

我想为 ASIC 标准单元库综合一个 vhdl 设计，以找到电路面积要求。我如何使用 Yosys 为虚拟硅 (VST) 标准单元库 UMCL18G212T3 或 UMC L180 0.18µm 做到这一点？ Yosys支持vhdl代码还是需要用verilog写？

【问题讨论】：

VHDL Frontend Efforts。 GHDL-synth：https://github.com/tgingold/ghdlsynth-beta 需要对 yosys Makefile 进行小补丁。大多数繁重的工作实际上是在https://github.com/ghdl/ghdl/tree/master/src/synth 中完成的。
如何将其映射到虚拟硅库？
你有VHDL源码吗？
VHDL - 不，算了吧。像其他行业一样使用 Verilog。至于其他的，见opencircuitdesign.com/qflow
是的，OSU 单元库是开源的，并且随 QFlow 一起提供。我想它们应该足以满足您的目的。

标签： vhdl yosys

【解决方案1】：

通过 Yosys webpage。看起来只有 Verilog。

关于

Yosys 是 Verilog RTL 综合的框架。它目前有广泛的 Verilog-2005 支持并提供一套基本的综合各种应用领域的算法。选定的功能和典型应用：

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示例用法

Yosys 使用综合脚本进行控制。例如，以下 Yosys 综合脚本读取设计（带有顶部模块 mytop) 从 verilog 文件 mydesign.v 中，将其合成为使用 Liberty 文件中的单元库的门级网表 mycells.lib 并将合成结果作为 Verilog 网表写入合成器.v：

> # read design  read_verilog mydesign.v
> 
> # elaborate design hierarchy hierarchy -check -top mytop
> 
> # the high-level stuff proc; opt; fsm; opt; memory; opt
> 
> # mapping to internal cell library techmap; opt
> 
> # mapping flip-flops to mycells.lib dfflibmap -liberty mycells.lib
> 
> # mapping logic to mycells.lib abc -liberty mycells.lib
> 
> # cleanup clean
> 
> # write synthesized design write_verilog synth.v

【讨论】：