使用 Yosys 将 verilog 转换为 aiger答案

【问题标题】：convert verilog to aiger with Yosys使用 Yosys 将 verilog 转换为 aiger
【发布时间】：2021-07-04 13:12:16
【问题描述】：

我有几个 verilog 文件，我想用 Yosys 转换成 aiger 格式，我在 yosys 中使用以下命令：

read_verilog gclk_reg.v nld_and.v my_ff_W_8_.v gated_netlist.v

synth_xilinx -flatten -top gclk_reg

aigmap

write_aiger -ascii my.aag

当我使用 aigmap 命令时，它显示单元格如下：

VCC LUT2 GND LDCE

无法替换。

不出所料，write_aiger 命令失败，表明：

“错误：不支持的单元类型：VCC (VCC)”。

那么如何将这些单元格映射到 write_aiger 的允许单元格？（我也使用了 abc -g AND 命令，但仍然失败）

非常感谢！！

【问题讨论】：

【解决方案1】：

使用synth 代替synth_xilinx。这将映射到 aigmap 理解的一组 Yosys 内部门，而不是一组 Xilinx 原语。

【讨论】：

非常感谢，我之前尝试过synth命令，但仍然缺少像VCC.v LDCE.v .etc这样的文件，那么如何在synth命令中添加这样的verilog库？
您可以在synth 之前尝试read_verilog +/xilinx/cells_sim.v。不过，我不确定您的下游工具是否会对网表中的锁存器感到满意