如何估计 FPGA 利用率以设计类似内核的工作？答案

【问题标题】：How to estimate FPGA utilization for designing a work a like core?如何估计 FPGA 利用率以设计类似内核的工作？
【发布时间】：2009-08-27 00:30:13
【问题描述】：

我正在考虑使用一些老一代的 FPGA 来与旧系统连接。所以我想要一个很好的方法来估算更换 ASIC 需要多少空间，因为它的晶体管数量。

【问题讨论】：

【解决方案1】：

This discussion originally from comp.arch.fpga 似乎表明它非常复杂，包括您要求 VHDL（或 verilog）编译器做出的空间与速度权衡等因素。当您认为 VHDL 是源代码和它的 FPGA 实现是目标代码，你会明白为什么它不简单。

"FPGA vs. ASIC" 指出“在 FPGA 上运行良好的设计在 ASIC 上通常很糟糕，而为 ASIC 创建的设计在 FPGA 上可能根本无法运行（当然在原始频率下）。”

在 Google 上搜索 FPGA ASIC gates 可能会有更多有用的信息。

【讨论】：

【解决方案2】：

Verilog 与 VHDL 在速度或利用率方面几乎没有实际差异。它与您必须输入的代码量（对于 VHDL 更多）以及强类型与弱类型更相关。

FPGA 供应商的营销大门被夸大了。 Altera 与 Xilinx 的利用率相似。查看内存（如果内存密集）和触发器数量；这可能已经足够了。

考虑类似的内核需要什么，例如，如果您需要进行错误编码内核，请查看 Reed-Solomon 内核。

【讨论】：