询问带有 IP 内核的 FPGA 设计

Question

我是 Verilog 的新手，也是 FPGA，目前正在参与他​​们参与的项目。我正在为广播标准 DVB-S2 执行信道编码块，包括 BCH 编码器、加扰器和 BBheader 插入。我正在使用 Vivado 2015.4 进行硬件设计和 Zynq-7000 ZC702 评估套件，我想知道：

1. 是否需要将作为模块的 IP 内核与处理单元（对于 Vivado 2015.4 是 ZynQ-7000）连接以进行实施？
2. 我是否必须生成比特流才能将其导出到 SDK 以进行软件开发。当你们都在 Vivado 上设计好自己的 IP 时，我真的不知道导出到 SDK 的目的是什么。
3. 谁能给我一个设计 BBheader 插入的示例流程（这更像是在所需数据前面添加标志位以进行识别）。

我只想从 Block ROM 中读取数据并使用我的 IP 内核对这些数据（即视频但随后转换为 bin 或 hex 文件）进行编码。

Answer 1

1) 如果您打算使用处理器来运行软件，则需要以某种方式将其连接到 IP 块，否则您将无法连接两者。

2) 将bitfile 导出到SDK 告诉SDK 正在使用CPU 的哪些引脚，这是开发的必要知识。

3) 虽然我不能给你一个具体的答案，但我建议阅读 IP 核文档，它可能会自然而然地变得清晰。