Verilog - 在 Always 阻止中更改敏感度列表中的 reg

Question

reg A,B,C;
always @(*)begin
//some other computations
C=B;
//some other computations
A=C;
end

always @(posedge clk)begin
B<=A;
end

你好，

在上面的代码中，在 clk 的 posedge reg A 改变了 reg B 的值，并且由于 B 在敏感列表中，这开始了第一个 always 阻塞的过程。我的问题是“C=B”行会发生什么，因为 reg C 也在敏感列表中？这会再次启动第一个循环的过程并导致无限循环吗？

我在模拟中检查了它，它工作正常。但我不知道硬件上会发生什么。

我的猜测是它不会造成问题。由于 Verilog 只创建一个 LUT 来模拟 always 块内部的算法，因此不会导致硬件问题。但是，我不确定，所以我想问一下。

谢谢，

Answer 1

请记住，过程代码一次执行一条语句。您的代码的有效解释与

相同

initial begin
       @(B or C) // wait for a change on B or C
       C = B;
       A = C;
       @(B or C) // wait for a change on B or C
       C = B;
       A = C;
       @(B or C) // wait for a change on B or C
       C = B;
       A = C;
       ...
       end

对C 的分配发生了，但是在您到达下一个@ 之前，对C 的任何更改都已经发生了。综合将C 解释为一个中间值。