敏感度列表错误答案

【问题标题】：Sensitivity list error敏感度列表错误
【发布时间】：2023-04-08 04:40:01
【问题描述】：

我想计算数组元素的总和。在每个时钟上升沿（按顺序）分配数组元素。我不想在下一个时钟上升沿得到元素的总和，所以 sum 的设计必须是组合的。我可以在没有任何错误的情况下在仿真中得到正确的结果，但是我的代码没有在 ISE（Xilinx 综合工具）中综合。我正在开发 Spartan3。

我的代码：

always @* begin
    sum = 0;
    for (i=0; i<K; i=i+1)
        sum = sum + shiftReg[i];    
end

错误：

Xst:902 - 始终阻止敏感度列表中出现意外的 shiftReg 事件。

我寻找解决方案。 One way是将shiftReg的所有元素添加到灵敏度列表中，但在我的项目中元素的数量是K（K是一个参数）。

【问题讨论】：

标签： verilog xilinx-ise

【解决方案1】：

恐怕这是 XST 合成器的限制。您提供的相同解决方案表明该问题已针对 Virtex 6 和 Spartan 6 设备解决，因此它必须是 Spartan 3 中资源的某种限制，或者更可能是 Xilinx 工程师的一些懒惰。

我已经测试了这个示例模块：

module addall (
  input wire clk,
  input wire [3:0] addr,
  input wire load,
  input wire [7:0] din,
  output reg [7:0] tot
);

  reg [7:0] sr[0:15];
  always @(posedge clk) begin
    if (load)
      sr[addr] <= din;
  end

  integer i;
  always @* begin
    tot = 8'h00;
    for (i=0;i<=15;i=i+1)
        tot = tot + sr[i];
  end
endmodule

它在 Icarus Verilog + YOSIS 0.3.0 上合成良好 http://www.edaplayground.com/x/5q9

它使用 Spartan 6 设备在 XST 12.4 中很好地合成

如果我更改为 Spartan 3E，它会给我与使用相同 XST 版本的相同错误。

可能的解决方法：使用带有目标 vhdl 的 Icarus Verilog 将有问题的模块转换为 VHDL 并将其添加到您的设计中，而不是原来的 Verilog 模块。

【讨论】：

非常感谢 mcleod_ideafix ，我在 Spartan6 上测试了我的代码。该错误已修复。我觉得你是对的。可能与 Spartan3 的限制有关。