如何为从模块编写测试平台，在其中从主模块分配输入值？答案

【问题标题】：how to write test bench for slave module in which it assign input values from master module?如何为从模块编写测试平台，在其中从主模块分配输入值？
【发布时间】：2016-04-21 15:27:14
【问题描述】：

我编写了两个 Verilog 模块，称为 master.v 和 slave.v，其中 master.v 模块提供输出值，从模块将使用这些主模块的输出值。您能告诉我如何编写测试台以将 Slave 的输入分配为 master 的输出值吗？

【问题讨论】：

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这种情况下主从需要用线连接。请举例说明您的情况和问题。

标签： verilog test-bench

【解决方案1】：

在 Testbench.v 中获取 Master.v 和 Slave.v 的实例并连接各自的线（信号），然后将必要的输入（如复位和时钟）驱动到主实例和从实例（如果有）。见下图。

【讨论】：