VHDL为一个信号分配多个值

【问题标题】：VHDL Assigning Multiple Values to One SignalVHDL为一个信号分配多个值
【发布时间】：2015-01-20 18:59:36
【问题描述】：

Process(CLK,Clr,Set)
begin
    if Clr = '1' then Q <= '0';
    elsif Set = '1' then Q <= '1';
    elsif CLK'event and CLK <= '0' then Q <= D;
    end if;
end process;

如果 Clr = Set = '1' 会发生什么？ Q的值是多少？

【问题讨论】：

这看起来像是一个家庭作业问题。追踪以查看当两者都为“1”时会发生什么。想想信号分配何时生效。

标签： signals vhdl

【解决方案1】：

“if - elsif”是一个优先级结构。执行解析为 TRUE 的第一个替代方案。所有其他都被跳过。

Blockquote 如果 Clr = Set = '1' 会发生什么？ Q的值是多少？

由于 Clr 在您的代码中排在第一位，因此 Q 将变为“0”。

【讨论】：