输出 vhdl 信号分配答案

【问题标题】：output vhdl signal assignment输出 vhdl 信号分配
【发布时间】：2018-08-23 09:50:22
【问题描述】：

我在输出中为一个案例分配了这个信号。谁能帮我理解它的意思？

comb_master_command:
    master_command_o <= '1' when  voltage_converted > V0VOLT and  voltage_converted <= V2VOLT else
                      '0';

所以我知道如果 voltage_converted > V0VOLT 将“1”分配给 master_command_o ...

但是and 在这里是什么意思？下一部分voltage_converted <= V2VOLT 是V2VOLT 分配给voltage_converted 还是电压小于或等于V2VOLT 的条件？

提前致谢。

【问题讨论】：

你的 sn-p 是一个条件信号分配。它所服从的条件必须评估为 TRUE 才能分配“1”。包含条件的表达式是 voltage_convert > V0VOLT 和 voltage_converted <= V2VOLT 的逻辑与，它们是返回 BOOLEAN 值的关系比较。如果不满足这些条件，则分配“0”。请参阅 IEEE Std 1076-2008 10.5.3 条件信号分配语句和 11.6 并发信号分配语句。条件在语法上是不同的，此处不需要括号。
voltage_converted > V0VOLT '和' voltage_converted
这就是我写的。 AND 出现在 9.2.2 逻辑运算符中。
好的，明白了。我是 VHDL 的新手，所以请您与我交流，谢谢。
‘Bare’ or ‘bear’?。也许您的意思是“..请多多包涵……”？

标签： output signals vhdl assign

【解决方案1】：

你必须把这行读成：

master_command_o <= '1' when (voltage_converted > V0VOLT and voltage_converted <= V2VOLT)
                    else '0';

and 表示您需要两个条件：voltage_converted > V0VOLT 和 voltage_converted <= V2VOLT 才有效。这意味着voltage_converted 在以下范围内：] V0VOLT, V2VOLT ] 将导致master_command_o 成为'1' 否则'0'

【讨论】：

会产生“1”吗？你是说？
如果我真的很迂腐，应该是( V0VOLT, V2VOLT ]，因为下限是专有的，上限是包容的。