verilog 模块声明的首选语法

Question

我对 FPGA 比较陌生，我正在寻找有关在 Verilog 中声明模块的现代最佳实践的一些指导。

我见过两种在 verilog 中声明模块的方法。第一个让我想起了Traditional C，比如examples on wikipedia：

module toplevel(clock,reset);
    input clock;
    input reset;

    /* snip */
endmodule

而替代语法将输入/输出说明符作为参数列表的一部分，与 VHDL 不太相似，如this example：

module fadder(
    input a,         //data in a
    input b,         //data in b
    input cin,       //carry in
    output sum_out,  //sum output
    output c_out     //carry output
);

/* snip */
endmodule

对于新编写的verilog代码，首选哪种语法？在这种情况下，“首选”是指在标准或相关材料中编写的内容（明确编写，或通过标准中给出的示例隐含），或编写在备受推崇的风格指南中。这个问题不是在询问个人喜好！

Answer 1

第二个语法形式被缩进以替换第一个语法形式。如果您查看 1364-2001 Verlog LRM 以及当前的 1800-2012 SystemVerilog LRM，您会注意到模块声明的所有示例都使用第二种形式。第一种形式仅用于遗留，但不幸的是，转换教科书和课程材料的时间比预期的要长。

这种较新（或 ANSI 样式）语法的主要好处是您只需在一个地方声明您的端口名称。使用较旧的语法，您必须最多声明一个端口名称 3 次；一次用于位置顺序，另一次用于端口方向，如果端口需要不是电线，则第三次声明其数据类型。

Answer 2

第二个是首选。这是在 Verilog 2001 中引入的。这通常称为“ANSI 样式”。

当我教 Verilog 时，我都教，但建议所有新代码使用 ANSI 样式。 （并且提到我只教第一种样式，以便学生能够理解遗留代码。）

如果你继续使用 System-Verilog，你会发现有些东西无论如何只适用于 ANSI 样式。

Answer 3

第二种模式是首选，但在某些情况下您可能想要使用第一种模式。这是如果您需要对参数进行大量复杂计算以达到正确的端口宽度。下面只是一个小的人工示例。是的，您可以将 localparam 替换为它们的表达式，但这可能会使您的代码不可读。
我认为这是（系统）Verilog 的遗漏之一，您不能在 #(parameter.. 定义之后使用 local_param。

module example 
#(parameter       
   L2DEPTH   =  8,
   OFFSET    =  2
)
(siga,sigb,sigc,sig_out);
localparam DEPTH = 1<<L2DEPTH;
localparan TOP   = DEPTH+OFFSET;
localparam BOT   = DEPTH-OFFSET;
localparam DBLDEPTH   = 2<<L2DEPTH;;
input  [  L2DEPT-1:0] siga;
input  [     TOP-1:0] sigb;
input  [     BOT-1:0] sigc;
output [DBLDEPTH-1:0] sig_out;