全局声明在 Verilog 2001 语法中是非法的！答案

【问题标题】：Global declarations are illegal in Verilog 2001 syntax!全局声明在 Verilog 2001 语法中是非法的！
【发布时间】：2010-04-20 11:23:39
【问题描述】：

我用verilog写了一些小东西：

`define LW 6'b100011

`define SW 6'b101011

parameter [3:0]
    i_fetch = 4'b0001,
    decode_rr = 4'b0010,
    mem_addr = 4'b0100,
    alu_exec = 4'b1000;

我收到此错误：错误：test.v(5): (vlog-2155) 全局声明在 Verilog 2001 语法中是非法的。

我做错了什么？我正在使用 ModelSim XE III/Starter 6.4b - 自定义 Xilinx 版本！

【问题讨论】：

标签： syntax global verilog modelsim

【解决方案1】：

您的parameter 语句必须在模块中：

module a_module ();

  parameter a_parameter = 4;

endmodule

事实上，verilog 中的大部分内容都必须在一个模块块中。

【讨论】：