Verilog 错误：不是有效的左值

Question

我正在尝试测试电线是否打开，以表明我的 alu 代码中是否存在错误/溢出。鉴于此代码：

output reg[3:0]x;                       // line 149
output wire error;
output wire overflow;

always @* begin
    if(error || overflow) begin         
        assign x = 4'b1111;             // line 155
        assign error = ~error;
        assign overflow = ~overflow;
    end else begin
        assign x = opcode;
    end
end

我收到以下错误消息：

uut 是我的测试台中的实例化单元，名为main

Answer 1

示例中的代码有几个问题。

1) 您尝试使用“程序分配”，这是一个高级 Verilog 主题。换句话说，assign 语句位于 always 块内。这是不可综合的，只能用于reg 类型，并且在非常特殊的情况下存在于verilog 中。不要不要使用它。

您的错误消息来自 error 和 overflow 被声明为 wire。

2) 您试图在非时钟逻辑中将值的反转版本分配给自身。它不会像您期望的那样运行。根据使用情况，它要么不能切换，要么会导致无限的零延迟循环，或者在您的情况下，它可能只会产生故障。

因此，您的代码可能应该如下所示：

input wire clk; // << you need clock
output reg[3:0]x;                       // line 149
output wire error;
output wire overflow;

reg error_reg, overflow_reg; 

 always @(posedge clk) begin
    if(error || overflow) begin         
        x <= 4'b1111;             // line 155
        error_reg <= ~error;
        overflow_reg <= ~overflow;
    end else begin
        x <= opcode;
    end
 assign error = error_reg;
 assign overflow = overflow_reg;
end

Answer 2

您错误地使用了分配。这可以在始终进程之外使用，但不能在进程内部使用。
另外，分配时需要类型线

wire [3:0] x;
assign x = 4'b1111;

在always进程中，去掉assign语句，直接说

reg [3:0] x;  // Note that this is assigned as a reg now
 always @* begin
    if(blah) begin 
       x = 4'b1111;
    end else begin
       x = opcode;
    end
 end