Verilog 中的“不是有效的左值”错误

Question

我是 Verilog 的新手（在较小程度上是编程），我正在尝试创建一个程序来找到一组数字的绝对值，然后计算运行平均值。运行平均值为 5 个点宽，并且跨越一个大约 40 个数字宽的数据集。

我遇到了运行平均值问题（第 14-17 行设计，24-28 测试台）并且收到错误“o2/out is not a valid l-value in tb.avg”。并且“o2/out 在这里被声明为电线”。我应该如何解决这个问题？

这是我的设计：

module absolute_value(i1,o1);
  input signed [11:0] i1;
  output signed [11:0] o1;

  assign o1 = i1[11] ? -i1 : i1;
endmodule 

module moving_average(k1,k2,k3,k3,k4,o2,out);
  input k1, k2, k3, k4, k5;
  output [11:0] o2;
  output [11:0] out;
  integer t;

  always begin
    assign o2 = (k1 + k2 + k3 + k4 + k5) / 5;
    assign out = o2;
  end
endmodule

这是我的测试台：

module tb;
  reg signed [11:0] i1;
  wire signed [11:0] o1;

  reg k1;
  reg k2;
  reg k3;
  reg k4;
  reg k5;
  wire [11:0] o2;
  wire [11:0] out;

  absolute_value abs(i1,o1);  
  moving_average avg(k1,k2,k3,k4,k5,o2,out);

  integer t;

  initial begin
    for (t = -10; t < 30; t = t + 1) begin
      #1
      i1 <= t;
      $display("i1 = %d, o1 = %d", i1, o1);

      assign k5 = k4 ? k4 : o1;
      assign k4 = k3 ? k3 : o1;
      assign k3 = k2 ? k2 : o1;
      assign k2 = k1 ? k1 : o1;
      assign k1 = o1;

      $display("out = %d", out);

      $moniter($time, "i1 = %d, o1 = %d, o2 = %d, out = %d k1 = %d, k2 = %d, k3 = %d, k4 = %d, k5 = %d", i1, o1, o2, out, k1, k2, k3, k4, k5);
    end
  end
endmodule

我敢打赌，我的程序中也存在其他错误，因此非常感谢任何帮助。

Answer 1

如 cmets 中所述：

删除always 并保留output [11:0] out
或
改为：

reg [11:0] o2;
reg [11:0] out;
always @( * )
begin
  o2 = (k1 + k2 + k3 + k4 + k5) / 5;
  out = o2;
end

第二个错误： 您的端口使用 k1、k2、k3、k3、k4 并且缺少 k5。

第三：请不要使用上世纪的港口风格。我建议您切换到新格式：

module moving_average(
  input k1, k2, k3, k4, k5,
  output signed [11:0] o2,out
);

或者对于第二种情况：output signed reg [11:0] o2,out

第四：是$monitor，不是$moniter