Verilog综合错误：“期望结束模块”，使用`include指令时答案

【问题标题】：Verilog Synthesis Error : "Expecting Endmodule", when using `include directiveVerilog综合错误：“期望结束模块”，使用`include指令时
【发布时间】：2014-12-03 06:29:52
【问题描述】：

编译下面的 try_main.sv rtl 时出现“expecting endmodule”错误。它似乎源于“t_five_bits i_comb_sig;”的声明在 try_top 模块中。一旦我注释掉该声明，错误就消失了。

请问我该如何解决这个错误？

提前致谢:)

文件名：bit5.svh

typedef struct {
    logic[2:0] three_bits  
    logic[1:0] two_bits
} t_five_bits;

文件名：try_main.sv

`include "bit5.svh"
module try_top ( 
    input logic clk,
    input logic sigA,
    input logic sigB,
    ouput logic sigC );

logic i_sigA;
logic i_sigB;
logic i_sigC;
t_five_bits i_comb_sig;

.
.
.

endmodule

【问题讨论】：

标签： include fpga system-verilog synthesis register-transfer-level

【解决方案1】：

在结构成员声明之后，您缺少一些 ;s。将其更改为：

typedef struct {
    logic[2:0] three_bits;
    logic[1:0] two_bits;
} t_five_bits;

【讨论】：