执行综合时如何将参数传递给verilog模块？答案

【问题标题】：How to pass parameters to a verilog module when performing synthesis?执行综合时如何将参数传递给verilog模块？
【发布时间】：2015-03-28 23:53:44
【问题描述】：

我有一个参数化的 verilog 模块，其位宽是可变的，具体取决于 `define WIDTH 中给出的值。

但是，我希望能够通过在使用设计编译器的综合过程中传入一个参数来以某种方式更改 WIDTH 的值。

我想知道是否有办法做到这一点？

例如，我希望能够为设计编译器的输入文件编写以下内容：

analyze -format sverilog -define WIDTH 10 myverilogfile.v

【问题讨论】：

【解决方案1】：

对于设计编译器，格式为：

analyze -format sverilog -define WIDTH=10,DEPTH=128 myverilogfile.v

【讨论】：

【解决方案2】：

是的，大多数编译器都允许您这样做。它是特定于工具的，但没有标准规范。最常见的格式是+define+WIDTH=10；不过，您必须检查编译器的文档或帮助（或实验）

【讨论】：