如果我没有在 Verilog/SystemVerilog 中为未知状态 x 指定大小和基本格式会怎样？

【问题标题】：What happens if I dont specify the size and base format for unknown state x in Verilog/SystemVerilog?如果我没有在 Verilog/SystemVerilog 中为未知状态 x 指定大小和基本格式会怎样？
【发布时间】：2020-07-07 05:24:25
【问题描述】：

如标题所述，如果我这样做会发生什么

信号1 = 'x;

相对于类似的东西

信号1 = 4'bxxxx;

有什么不同吗？请注意，我之前已将 Signal1 声明为

reg[3:0] 信号1；

【问题讨论】：

标签： verilog system-verilog hdl

【解决方案1】：

这种区别是如果/当您将Signal1 的宽度更改为超过 4 位并忘记更改4'bxxxx 时，您将默默地得到 0 填充。 'x、'z、'0 和 '0 都是 填充文字，它们可以扩展到它们所在的任何上下文的宽度。

这仅适用于 SystemVerilog，不适用于 Verilog。

【讨论】：