如何在 SystemVerilog 覆盖组中指定样本延迟

【问题标题】：How to specify sample delay in SystemVerilog covergroup如何在 SystemVerilog 覆盖组中指定样本延迟
【发布时间】：2020-07-03 08:59:37
【问题描述】：

我需要在 posedge 时钟后 1 纳秒对覆盖组中的信号进行采样。这样做的语法是什么？

我的 MWE 如下：

covergroup DEBUG_CG @ (posedge tb_clock);
  debug_IR : coverpoint dutDevKit.System.debug_1.dmOuter.dmOuter.auto_int_out_0
  {
    bins debug_IR_1 = {1'b1}; 
  }
  debug_ndreset : coverpoint dutDevKit.debug_1.dmOuter.dmOuter.io_ctrl_ndreset
  {
    bins debug_ndreset_1 = {1'b1}; 
  }
endgroup :DEBUG_CG

【问题讨论】：

标签： verilog system-verilog hdl system-verilog-assertions register-transfer-level

【解决方案1】：

怎么样：

always @(tb_clock)
  #1 delayed_tb_clock = tb_clock;

covergroup DEBUG_CG @(posedge delayed_tb_clock);

或：

always @(posedge tb_clock) 
  #1 DEBUG_CG0.sample();

covergroup DEBUG_CG;
...
DEBUG_CG DEBUG_CG0 = new();

【讨论】：

在这种情况下，第一个 always 块应该只对 tb_clock 敏感，而不是 posedge tb_clock，不是吗？