如何在 systemverilog 测试平台中使用 makefile 的“-define”参数？

【问题标题】：how to use a "-define" parameter of makefile in systemverilog testbench?如何在 systemverilog 测试平台中使用 makefile 的“-define”参数？
【发布时间】：2017-06-27 13:32:32
【问题描述】：

使用“make”命令完成定义，如下所示：

make something -define "file=$(name)"

如何在我的 System verilog 测试平台中使用这个定义？

【问题讨论】：

标签： makefile system-verilog test-bench

【解决方案1】：

您需要在调用编译器时将其转换为+define 开关。例如，使用 modelsim/questa

vlog +define+file=\"$(file)\" .....

根据您使用的外壳，您可能需要考虑如何通过引号。

【讨论】：