从 SystemVerilog 测试台调用 questa sim 命令答案

【问题标题】：call questa sim commands from SystemVerilog test bench从 SystemVerilog 测试台调用 questa sim 命令
【发布时间】：2016-06-20 13:06:37
【问题描述】：

我想从我的 SystemVerilog 测试台调用 questa sim 命令，例如 add wave、add list、write list

task add_files_to_list();
add wave -position insertpoint  sim:/top/clk

add list sim:/top/clk 

write list -window .main_pane.list.interior.cs.body /home/simulation/top/example.lst

endtask

但是当我从系统 verilog 执行上述操作时，我必须从工具手动执行。有什么办法吗？或者我可以从我的系统 verilog 代码中调用一个 tcl 脚本。

谢谢

【问题讨论】：

标签： tcl system-verilog modelsim questasim

【解决方案1】：

 mti_fli::mti_Cmd("command")

参见/examples/systemverilog/dpi/cpackages/test.sv

【讨论】：

我可以从系统verilog调用tcl文件吗？
@Paebbels 请做。
@dave_59 这是问题：stackoverflow.com/questions/37933083/…
@user3627129 我认为我们正在使用该命令的脚本文件，例如 run.sh，其中包含 add_files_to_list 中列出的所有命令 OP，以使测试平台与工具、人员无关主要是在它自己的代码中引用脚本而不是命令。