Verilog 无法访问的评估中的空/无效切片范围

Question

有时在参数化代码中会出现一种情况，我想检查一个数组切片，如果该切片的宽度不为零。我可能会这样写：

parameter SLICE_WIDTH;
parameter SLICE_BASE;
logic [my_array_size : 0] my_array;
//...
always_ff @ (posedge clk) begin
   if (SLICE_WIDTH==0 || my_array[SLICE_BASE+:SLICE_WIDTH]==0) begin
   //alternately "if (SLICE_WIDTH==0 || my_array[SLICE_WIDTH+SLICE_BASE-1:SLICE_BASE]==0) begin"
      //do something
   end
   else begin
      //do something else
   end
end

这就是我在编写 VHDL 时处理这些情况的方式；依靠不断评估中的短路来防止评估无效的数组范围。在编写的系统verilog中，这会在QuestaSim中引发“零件选择范围被反转”错误和“范围宽度不能为零”错误。

有没有办法干净地处理大多数工具接受的空范围，而无需将//do something 的内容复制到几个 if-generate 构造中？

Answer 1

你可以做的是创建一个掩码参数

parameter SLICE_WIDTH;
parameter SLICE_BASE;
localparam logic [my_array_size : 0] MASK) = 2**SLICE_WIDTH - 1 << SLICE_BASE;
logic [my_array_size : 0] my_array;
//...
always_ff @ (posedge clk)
   if (my_array&MASK) begin
      //do something
   end
   else begin
      //do something else
   end

当 MASK 为 0 时，综合工具将优化逻辑。

没有对此进行测试，因此您可能不得不使用我的方程式。

Answer 2

在 verilog 中处理它的常用方法是“生成”块。

parameter SLICE_WIDTH;
parameter SLICE_BASE;

logic [my_array_size : 0] my_array;
//...

// generate
if (SLICE_WIDTH==0) begin
    // do something here
end
else begin
   always_ff @ (posedge clk) begin
      if ( my_array[SLICE_BASE+:SLICE_WIDTH]==0) begin
         //do something
      end
      else begin
         //do something else
      end
   end
end // endgenerate

使用 SV，您不需要使用 generate/endgenerate 关键字。