使用 generate 实例化 verilog 测试台组件

Question

我是 verilog 和学习的新手。我有一个测试台问题。 假设在 Verilog 测试平台中我有一个模块的 8 个实例。 有没有办法在测试台中使用生成循环来实例化它们，比如可以在代码的 HDL 部分中声明的模块。例如

module my_test_bench;
reg one_r;
reg two_r;

wire one_w;
wire two_w;

genvar i;
generate
(for i = 0; i < 8; i=i+1)
begin
   DDR3_module uut[i]( .clk(), .rst(), );
end
endgenerate

initial begin
 ... test stimulus
end

end module

谢谢。

Answer 1

是的，你可以。使用以下语法：

genvar i;
generate
  for (i = 0; i < 8; i = i + 1) begin
    DDR3_module uut (.clk(clk[i]), .rst(rst[i]));
  end
endgenerate

请注意，每个实例都需要clk 和rst 信号的向量，例如以下前面的声明行：

wire [7:0] clk;
wire [7:0] rst;

但是，如果您想直接从您的 initial 块中驱动它们，则这些需要是 regs 而不是 wires。