VHDL（使用 Xilinx）中的简单 SR 锁存器仿真不振荡

Question

我了解到，当 S 和 R 都为“0”时，SR-Latch 确实会振荡，而在下面的电路 VHDL 代码中它们只是“1”。

这里是 SRLATCH 的 VHDL

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity SRLATCH_VHDL is
port(
        S : in STD_LOGIC;
        R : in STD_LOGIC;
        Q : inout STD_LOGIC;
        NOTQ: inout STD_LOGIC);
end SRLATCH_VHDL;

architecture Behavioral of SRLATCH_VHDL is
begin

process(S,R,Q,NOTQ)
    begin
        Q <= R NOR NOTQ;
        NOTQ<= S NOR Q;
end process;

end Behavioral;

以下是Testbench代码中的过程及其仿真结果

   -- Stimulus process
   stim_proc: process
   begin        
    S <= '1'; R <= '0'; WAIT FOR 100NS;
    S <= '0'; R <= '0'; WAIT FOR 100NS;
    S <= '0'; R <= '1'; WAIT FOR 100NS;
    S <= '0'; R <= '0'; WAIT FOR 100NS;
    S <= '1'; R <= '1'; WAIT FOR 500NS;
   end process;

我完全不知道为什么模拟不能反映......

（点击放大）

Answer 1

问得好，你的教练是对的 - 如果 S 和 R 在“同一”时间释放，这个电路就会振荡。您的问题是您的 TB 没有这样做，但这个却做到了：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity TOP is
end entity TOP;

architecture A of TOP is
  signal S,R,Q,NOTQ: std_logic;

  component SRLATCH_VHDL is
    port(
      S    : in    std_logic;
      R    : in    std_logic;
      Q    : inout std_logic;
      NOTQ : inout std_logic);
  end component SRLATCH_VHDL;

begin
  U1 : SRLATCH_VHDL port map(S, R, Q, NOTQ);

  process is
  begin
    S <= '1';
    R <= '1';
    wait for 10 ns;
    S <= '0';
    R <= '0';
    wait;
  end process;
end architecture A;

这将产生无限的增量延迟振荡：

这不是演示异步行为的好方法，因为您正在有效地简化电路的物理性质，并使用 VHDL 调度程序来显示存在问题（使用“增量延迟”）。一个更好的方法是通过添加信号延迟来模拟真实的电路行为（这正是您的工具在为时序仿真进行反向注释时所做的事情）。使用after 查找信号分配，以及传输延迟和惯性延迟之间的差异。如果您绘制电路图，您会发现如果S 和R 都在一个“小”时间窗口中释放，并且不允许在第二次控制之前完成电路周围的信号传播，则会出现问题信号变化。您现在需要编写一个测试平台，在此时间窗口内更改 S 和 R。

您设计的几乎所有东西都将是异步的，与您的 SR 电路完全相同。只有确保输入信号不会同时发生变化，我们才能使电路“同步”。计时工具的工作是告诉我们“相同”的实际含义：当您获得一份报告或数据表值给您设置或保持时间时，那么该数字只是“不一样”的数字版本。

Answer 2

有人在教你错误的知识！

SR 和 RS 基本触发器（也称为锁存器）不会振荡。 S = R = 1（禁止）的问题是你不知道离开S = R = 1后的状态，因为你永远不能同时去S = R = 0（保存）。您将通过S = 1; R = 0（设置）或S = 0; R = 1（重置）将S = R = 1 转换为S = R = 0。这将在您到达 save 状态之前触发 set 或 reset 操作。

请注意，VHDL 以离散时间进行仿真，并且每次运行都会重现相同的仿真结果。您不能（轻松）模拟导致每次模拟运行时不同信号延迟的物理效应。

顺便说一句。你的VHDL描述也是错误的。 Q 和 NOTQ 是模式 out，而不是 inout。使用支持 VHDL-2008（允许回读输出端口）的适当模拟器或使用中间信号。