如何学习编写 VHDL 测试平台？答案

【问题标题】：How to learn to write VHDL test benches?如何学习编写 VHDL 测试平台？
【发布时间】：2014-04-25 09:17:33
【问题描述】：

我正在学习 VHDL，我想学习为 VHDL 代码编写测试平台。请推荐教编写 VHDL 测试平台的好书、资源、链接？

【问题讨论】：

标签： vhdl

【解决方案1】：

我所知道的唯一一本专门针对 VHDL 测试平台的书是 Janick Bergeron 的“编写测试平台：HDL 模型的功能验证”（2000 年、2003 年）。它涵盖了 VHDL 和 Verilog。 ISBN-10：1402074018，ISBN-13：978-1402074011。我的旧版本的 ISBN 是 0-7923-7766-4。还有一个平装版。它非常彻底，但往往倾向于为 Verilog 解释事物，然后提供 VHDL 等价物。这些类型的混合语言书籍没有正确揭示 VHDL 的全部功能。

要了解测试台的主要内容是您可以使用整个语言而不是可综合的子集。大多数教学材料都集中在描述逻辑上，并且它们的测试台示例有些简单化。您应该更多地了解该语言的不可综合部分，并努力了解模拟引擎在事务/事件方面的工作方式以及它们是如何安排的。

如果可以避免的话，它有助于写入尽可能高的级别，并尽量不要陷入低级别的位旋转中。您可以通过将 VHDL 视为普通软件语言来实践这一点，编写执行任务的子程序而不考虑硬件需求。然后，您可以构建一个运行起来很像软件单元测试的测试平台。对于更复杂的测试，您可以进一步使用文件 I/O 和动态内存分配来管理进出设计的复杂数据。

【讨论】：

在特定书籍中也有章节。 Ben Cohen 的 VHDL 编码风格和方法，第 11 章。标题为 Functional Models and Testbenches。

【解决方案2】：

请参阅“使用 VHDL 进行电路设计和仿真”的第 10 章，V. Pedroni，麻省理工学院出版社，2010 年。

【讨论】：