错误：模拟器：702 - 在 ISim 中尝试后路由时找不到设计单元 work.glbl ...答案

【问题标题】：ERROR:Simulator:702 - Can not find design unit work.glbl ... when attempting Post-Route in ISim错误：模拟器：702 - 在 ISim 中尝试后路由时找不到设计单元 work.glbl ...
【发布时间】：2014-12-06 21:12:05
【问题描述】：

我正在尝试在 Post-Route 模拟中运行我的项目。行为模拟工作正常，我希望它在 Spartan 3E 入门板上工作。它还能够生成正在执行的编程文件。

使用 ISE 14.7

我得到的错误是：

Process "Generate Post-Place & Route Simulation Model" completed successfully

Started : "Simulate Post-Place & Route HDL Model".

Determining files marked for global include in the design...
Running fuse...
Command Line: fuse -intstyle ise -incremental -lib simprims_ver -lib unisims_ver -lib unimacro_ver -lib xilinxcorelib_ver -o /home/alex/projects/ece369/datapath/PostRoute_tb_isim_par.exe -prj /home/alex/projects/ece369/datapath/PostRoute_tb_par.prj work.PostRoute_tb work.glbl {}
Running: /opt/Xilinx/14.7/ISE_DS/ISE/bin/lin64/unwrapped/fuse -intstyle ise -incremental -lib simprims_ver -lib unisims_ver -lib unimacro_ver -lib xilinxcorelib_ver -o /home/alex/projects/ece369/datapath/PostRoute_tb_isim_par.exe -prj /home/alex/projects/ece369/datapath/PostRoute_tb_par.prj work.PostRoute_tb work.glbl 
ISim P.20131013 (signature 0xfbc00daa)
Number of CPUs detected in this system: 4
Turning on mult-threading, number of parallel sub-compilation jobs: 8 
Determining compilation order of HDL files
Analyzing Verilog file "/home/alex/projects/ece369/datapath/src/PostRoute_tb.v" into library work
ERROR:Simulator:702 - Can not find design unit work.glbl in library work located at isim/work

在“设计选项卡”中，它将 ClockDivider 和 DATAPATH_TEST 显示为“？”。当我将关联从“全部”设置为“模拟”时，文件会出现，但出现“未指定顶级模块”的错误

通过谷歌搜索，我尝试了“清理项目文件”并重新创建项目。我还尝试从 /opt/Xilinx/14.7/ISE_DS/ISE/verilog/src/ 获取 glbl.v 并将其放入，但我不确定如何处理它。

我的测试平台：

`timescale 1ns / 1ps

module PostRoute_tb();
    reg              Clk, Rst, Rst_t;
    wire             Clk_slow;
    wire    [31:0]   out_0, out_1;
    reg     [31:0]   ii;

   TopClkDiv #(25) ClockDivider(
       .Clk(Clk),
       .Rst(Rst_t),
       .ClkOut(Clk_slow)    
   );

    Datapath DATAPATH_TEST(
        .Clk(Clk_slow), 
        .Rst(Rst),
        .Rst_t(Rst_t),
        .out_0(out_0),
        .out_1(out_1)
    );

    always begin
        Clk <= 0;
        #250;
        Clk <= 1;
        #250;
    end
    initial begin
        Rst <= 1;
        Rst_t <= 1;
        ii <= 0;
        #222;
        Rst <= 0;
        Rst_t <= 0;

        while (ii < 50000) begin
            @(posedge Clk_slow)
            ii = ii + 1;
        end
    end

endmodule

【问题讨论】：

这是一个类。我的 TA 建议：1）当你做 pnr 和综合时，哪个文件被设置为顶级模块？对于给定的测试平台，它应该是 datapath.v。 2）我还将从测试台中删除clock_divider RTL，并使用测试台中的正常等待语句生成时钟。所以尝试使用以下时钟驱动数据路径 clk 并从测试台中移除时钟分频器。添加所需的延迟。

标签： verilog simulation xilinx-ise

【解决方案1】：

我有同样的错误

“错误：模拟器：702 - 找不到设计单元 work.glbl ...”。

就我而言，我将一个旧的 ISE 14.1 项目移至 PlanAhead 14.7。我的问题和解决方案是在项目设置-> 模拟->“Verilog 选项：”中删除verilog_define={GLBL}。复选框“加载 glbl”被选中。原因是一些仿真verilog代码被封装在“ifndef GLBL”中。您可以通过在 PlanAhead 安装目录中执行 "find . -type f -name "*.v" | xargs grep 'def GLBL' -sl" 来找到它。

【讨论】：