ISim 路由后模拟错误

Question

我试图在 ISE 中使用 Isim Simulator 测试 VHDL 项目。行为模拟工作正常，而 Post-Route 会产生很多此类错误：

警告：/X_FF PULSE WIDTH High VIOLATION ON RST; 预期：= 1.794 ns；观察到：=1.369 ns。

为什么会出现这个错误？我该如何解决？ 我试图在我的 Basys2 板上加载相关比特流，但它不起作用。可能是由于这个模拟错误吗？谢谢

控制单元代码：

    type state is (IDLE, INIT, LSHIFT, ADD, SUB, SETQ);
    signal curr, nxt : state := IDLE;


begin

p0: process(clock, reset_n_in)
begin
    if reset_n_in = '0' then
        curr <= IDLE;
    elsif rising_edge(clock) then
        curr <= nxt;
    end if;
end process;

fsm : process (curr, start,reset_n_in,fine_conteggio,S)
begin
--          if reset_n_in = '0' then 
--              reset_n_out <='0';
--          else
--              reset_n_out <='1';
--          end if;


        done <='0';
        en_write_Q <= '0';
        en_shift <= '0';
        en_M <= '0';
        incrementa_conteggio <= '0';
        en_write_S_A <= '0';
        carica_operando_Q <= '0';
        subtract <= '0';

        case curr is
            when IDLE =>
                if start = '1' then
                    reset_n_out <='0';
                    done <='0';                     
                    nxt <= INIT;
                else
                    nxt <= IDLE;
                end if;
                if fine_conteggio = '1' then
                    done <='1';
                    nxt <= IDLE;
                end if;

            when INIT =>
                en_M <= '1';
                en_write_S_A <= '1';
                en_write_Q <= '1';
                reset_n_out <='1';
                carica_operando_Q <= '1';
                nxt <= LSHIFT;

            when LSHIFT =>
                en_shift <= '1';
                nxt <= SUB;

            when SUB =>

                subtract <= '1';
                en_write_S_A <= '1';
                nxt <= SETQ;

            when ADD =>

                en_write_S_A <= '1';

                if fine_conteggio = '0' then
                    incrementa_conteggio <= '1';
                    nxt <= LSHIFT;
                else
                    nxt <= IDLE;
                end if;


            when SETQ =>
                en_write_Q <= '1';

                if S = '1' then
                    nxt <= ADD;
                else
                    if fine_conteggio = '0' then
                        incrementa_conteggio <='1';
                        nxt <= LSHIFT;
                    else
                        nxt <= IDLE;
                    end if;
                end if;

        end case;
end process;

Answer 1

时序仿真不是基于 VHDL 的 FPGA 设计流程的常规部分，除非：

1. 您正在尝试追踪可疑的工具错误（不太可能！）
2. 您正在验证涉及多个时钟和时钟域交叉或异步外部信号的设计。
3. 您不确定自己的时序约束覆盖范围。

通常，在遵循良好同步设计实践的设计中，行为仿真会验证设计，而静态时序分析会比时序仿真更彻底地验证您的设计是否满足其时序约束：假设您已正确设置你的时间限制。一些解释为什么这种方法效果很好（给定有效的时序约束）here。

但是，了解如何运行时序仿真是值得的。鉴于布线后仿真模型近似于实际设备时序而不是增量周期模型，它可能与行为测试台进行不同的交互。

因此，可能需要对测试平台进行一些调整，以使其与行为模型和路由后模型同样出色地工作。

我不知道描述如何做到这一点的好文字，但 here's my empirical approach 帮助我抓住了它的问题份额（并使提问者接近他的问题）。

使用这种方法的一个好迹象是，如果您可以让行为模型和路由后模型以相同的方式在测试台上失败。

Answer 2

正如 Brian 在他的回答下方的评论中已经强调的那样：

您需要时间限制。

即使你的教授还没有谈过。只有在时序约束下，静态时序分析器 (STA) 才能发挥作用。此外，Place&Route 算法尊重时序约束，并尝试在两个单元之间找到更好的路由和/或将逻辑放置到单元上，以便满足请求的时序（例如时钟频率）。

您的 Basys2 FPGA 板提供可配置的时钟振荡器。您可以通过跳线将其配置为 25 MHz、50 MHz 或 100 MHz，如board manual 中所述。默认设置为 50 MHz，而您的测试台模拟 100 MHz 时钟。

Xilinx ISE 工具链使用所谓的“用户约束文件”（简称 UCF）来指定时序约束。 在 Xilinx ISE 的 Project Navigator 中，您可以通过菜单 Project -> New File -> Implementation Constraints File 添加 UCF 文件。指定文件名并按下一步。然后新文件将显示在设计层次结构中（在左侧）。您可以通过双击来编辑它。它只是一个文本文件。

要指定 100 MHz 时钟，您必须在 UCF 文件中键入：

NET "clock" TNM_NET = "clock_group";
TIMESPEC "TS_clock" = PERIOD "clock_group" 10 ns HIGH 50%;

第一行将连接到信号clock 的所有触发器添加到（新创建的）时序组clock_group。然后第二行将该组限制为特定的时钟频率，此处为 10 ns 用于 100 MHz，具有特定的占空比（此处为 50%）。有效时钟边沿是上升沿 (HIGH)。计时规范还有一个名称，必须以TS 开头。 STA 的时序报告然后引用此名称。

编辑 UCF 文件后，您必须再次运行“实施设计”步骤，以便应用新的约束。

要指定占空比为 40% 的 50 MHz 时钟，您可以改为：

NET "clock" TNM_NET = "clock_group";
TIMESPEC "TS_clock" = PERIOD "clock_group" 20 ns HIGH 40%;

只有在同一时钟的上升沿触发了两个触发器，而在同一时钟的下降沿触发了其他触发器时，占空比的实际值才重要。如果电路板手册中没有指定，只需选择 50%。

有关时序约束和 UCF 文件语法的更多信息，请参阅Xilinx Constraints Guide。