为什么大多数verilog代码在posedge时钟中工作？答案

【问题标题】：why most verilog codes work in posedge clock?为什么大多数verilog代码在posedge时钟中工作？
【发布时间】：2018-10-01 11:54:12
【问题描述】：

为什么在大多数 verilog 代码中，它只适用于 posedge 时钟？

如果我们可以让它在负时钟下也能正常工作，那么吞吐量会更高。我们可以延长时钟周期，同时使用正时钟和负时钟。

我的教授说了一些关于逆变器的特性，它只能在正时钟和负侧都有力量，还提到了一些关于H树的东西..我不明白那是什么..

有人可以解释一下吗？

谢谢

【问题讨论】：

标签： verilog

【解决方案1】：

因为许多 Verilog 设计都针对 FPGA，如果仅使用一个边沿触发事件，FPGA 设计的性能会更好（= 时序分析更容易，因此也更容易发现早期时序错误并尝试在 P&R 阶段修复它们）时钟。

但该语言不会阻止您使用多个相同或不同时钟源的边沿。它可以很好地用于仿真，但不太可能对 FPGA 合成有效。

【讨论】：