Verilog我可以使用posedge和negedge为ADC制作1个信号吗答案

【问题标题】：Verilog can i use posedge and negedge to make 1 signal for ADCVerilog我可以使用posedge和negedge为ADC制作1个信号吗
【发布时间】：2017-03-10 08:16:53
【问题描述】：

我对 verilog 比较陌生，所以我有一个工作要做，使用 basys 3（替换 func gen 来生成模拟信号）这将在示波器上显示为数字信号。

所以目前，我使用 posedge 时钟产生一个直线信号，比如 3.3V

所以根据我的工作，我需要将这条直线 3.3v 转换为方波。

1) 由于我使用了一个 posedge 时钟，这使得我在示波器中的输出为 3.3 直线波，我正在考虑触发 negedge 时钟以获得 0 信号，这将是从直线生成方波的部分。

2) 我不确定我的想法是否正确，是否可以将 posedge 和 negedge 时钟信号合并为一个信号。

3）如果我的上述想法是正确的，有没有人可以告诉我一些例如我该怎么做？

【问题讨论】：

嗨。显示您的代码可能会更好地帮助您。

标签： verilog adc

【解决方案1】：

这就是你要找的吗？这是使用时钟生成方波的简单代码。我不确定您将如何将 verilog 代码映射到 3.3v 电源电路。希望这会有所帮助。

reg out;
always @(posedge clk) begin
 out <= ~out;
end

【讨论】：