在 SystemVerilog 中将程序连接到模块

【问题标题】：Connecting program to module in SystemVerilog在 SystemVerilog 中将程序连接到模块
【发布时间】：2014-01-11 23:56:17
【问题描述】：

我正在尝试使用接口连接顶级模块和 SystemVeilog 中的程序块。

我成功地传递了电线，但对于参数我也不能这样做。

如何将模块中的参数传递给程序？有没有可能？

【问题讨论】：

【解决方案1】：

将parameter 传递给program 的方式与将一个传递给module 的方式相同。请参阅 IEEE Std 1800-2012，“24. 程序”部分。例如：

module tb;
    test #(.WIDTH(8)) test ();
endmodule

program test;
    parameter WIDTH = 5;
    initial $display("WIDTH = %0d", WIDTH);
endprogram

输出：

WIDTH = 8

【讨论】：