这种设计会被视为 FIR 滤波器吗？

【问题标题】：Would this design be considered an FIR filter?这种设计会被视为 FIR 滤波器吗？
【发布时间】：2019-04-08 22:30:42
【问题描述】：

如果您在图中显示的寄存器中并行添加寄存器或延迟，是否会被视为 FIR 滤波器？

在这种情况下，它将添加 4 个额外的寄存器：第一个乘法器 (b0) 和第一个加法器之间的 1 个，以及每组加法器之间的 1 个寄存器。

【问题讨论】：

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【解决方案1】：

致克利福德：是的。实际上它已经是一个 FIR 滤波器。您的图片与 Wikipedia 页面上的有限脉冲响应滤波器相匹配。

有多种方法可以在可合成的 Verilog 中对过滤器进行编码，这将使您在更小的区域内更快地实现；或更小的面积和更慢的执行速度。

致 Simon：这个问题被标记为 Verilog 和 VHDL 问题，所以它确实跨越了编程和硬件之间的界限。

【讨论】：